"加法器"辞典での中国語の意味

中国語で加法器の発音

加	法	器
jiā	fǎ	qì

中国語で加法器はどんな意味ですか？

加算器

加法器

エレクトロニクスでは、加算器（加算器）は加算演算を実行するために使用されるデジタル回路構成要素であり、これは電子計算機のコアコンピュータ内の算術論理装置の基礎である。 これらの電子システムでは、加算器は主にアドレス、インデックスおよび他のデータの計算を担当する。 加えて、加算器は2進数乗算器などの他のハードウェアの重要な部分でもあります。 特別な加算器は異なる計数システム用に設計することができますが、デジタル回路は通常バイナリベースであるため、バイナリエンコーダは実際のアプリケーションで最も一般的です。 デジタル回路では、2進数の減算は、負の数を加えることによって間接的に行うことができます。 負の数の計算を加算器で直接行うことができるように、計算の負の数は2つのトニック（補数）で表すことができ、特定の詳細はデジタル回路関連の書籍を参照することができます。 ...

在电子学中，加法器（英语：adder）是一种用于执行加法运算的数字电路部件，是构成电子计算机核心微处理器中算术逻辑单元的基础。在这些电子系统中，加法器主要负责计算地址、索引等数据。除此之外，加法器也是其他一些硬件，例如二进制数乘法器的重要组成部分。 尽管可以为不同计数系统设计专门的加法器，但是由于数字电路通常以二进制为基础，因此二进制加法器在实际应用中最为普遍。在数字电路中，二进制数的减法可以通过加一个负数来间接完成。为了使负数的计算能够直接用加法器来完成，计算中的负数可以使用二补数（补码）来表示，具体的细节可以参考数字电路相关的书籍。...

中国語辞典での加法器の定義

加算器は、数の和を生成する。 加数と加数は入力であり、キャリーとキャリーを持つデバイスはハーフアダーです。 その数が加数であれば、加数と低キャリー数が入力され、合計とキャリーは全加算器で出力されます。 コンピュータの算術論理コンポーネントとして一般的に使用され、論理演算、シフトおよび命令コールの実装。

加法器 产生数的和的装置。加数和被加数为输入，和数与进位为输出的装置为半加器。若加数、被加数与低位的进位数为输入，而和数与进位为输出则为全加器。常用作计算机算术逻辑部件，执行逻辑操作、移位与指令调用。

加法器の翻訳

当社の中国語多言語翻訳者が翻訳した25ヵ国語の加法器を探してみましょう。

自動統計翻訳によって、このセクションで示されている中国語から他の言語への加法器の翻訳を訳しました。この場合は、必須の翻訳単位は中国語で«加法器»という単語です。

• 中国語: 加法器
• 中国語翻訳家 - スペイン語: Adder
• 中国語翻訳家 - 英語: Adder
• 中国語翻訳家 - ヒンディー語: योजक
• 中国語翻訳家 - アラビア語: الجامع
• 中国語翻訳家 - ロシア語: сумматор
• 中国語翻訳家 - ポルトガル語: adicionador
• 中国語翻訳家 - ベンガル語: পরিশিষ্ট
• 中国語翻訳家 - フランス語: additionneur
• 中国語翻訳家 - マレー語: Adder
• 中国語翻訳家 - ドイツ語: Addierglied
• 中国語翻訳家 - 日本語: 加算器
• 中国語翻訳家 - 韓国語: 가산기
• 中国語翻訳家 - ジャワ語: Adder
• 中国語翻訳家 - ベトナム語: adder
• 中国語翻訳家 - タミル語: பாம்பின்
• 中国語翻訳家 - マラーティー語: नागाप्रमाणे
• 中国語翻訳家 - トルコ語: engerek
• 中国語翻訳家 - イタリア語: vipera
• 中国語翻訳家 - ポーランド語: żmija
• 中国語翻訳家 - ウクライナ語: суматор
• 中国語翻訳家 - ルーマニア語: sumator
• 中国語翻訳家 - ギリシャ語: Adder
• 中国語翻訳家 - アフリカーンス語: horingslang
• 中国語翻訳家 - スウェーデン語: Adder
• 中国語翻訳家 - ノルウェー語: Adder

«加法器»に関連する中国語の本

以下の図書目録から加法器の使いかたを見つけましょう。加法器に関する本と中国語文献で使われた文脈を提供するための簡単な抜粋文。

数字逻辑电路设计 - 第 208 页

6·l 二进创并行如法束实现多位二进制数加法运算的电路称为二进制加法器。按各位数相加方式的不同,可将二进制加法器分为串行二进制加法器和并行二进制加法器两种。串行二进制加法器采用串行运算方式·从二进制数的最低位开始逐位相加至最高 ...

鲍可进, 2004

电子设计从零开始 - 第 151 页

设置函数信号发生器的频率为 1kHz ,幅度为 1V 。图 7 - 15 所示为该实验的输入输出波形图。今~今~令〜伞( a )同相加法器的输入输出波形( b )反相加法器的输入输出波形图 7 - 15 两种加法器的输入输出波形加法电路的功能是实现输入信号求和与放大 ...

杨欣, ‎王玉凤, ‎刘湘黔, 2005

计算机组成原理学习指导与习题解析 - 第 48 页

定点除法运算伞原码除法运算伞补码除法运算规格化浮点运算伞浮点加减运算伞浮点乘除运算伞浮点运算器的实现十进制整数的加法运算伞一位十进制加法运算伞十进制加法器逻辑运算与实现运算器的基本组成与实例伞运算器结构 eALU 举例伞浮 ...

蒋本珊, 2005

CPLD數位邏輯設計實務(第二版)--使用 Quartus II及VHDL語言設計(電子書):

චᄴόணࠇ—̬ЗʩԨΐ̋جኜ 一個 n 位元並列加法器可以由 n 個全加法器串接組成,因為加法器的操作都是由最小有效位元開始運算,所產生的進位 ... 四位元並列加法器,被加數 A 與加數 B 均為四位元,因此會產生四位元的和 S 與一位元的進位 C4輸出。

楊明豐, 2014

数字电路与逻辑设计 - 第 75 页

2 全加器真值表 4 B C S C+ 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1 A—平 B ,一习 1 C-1 习 S A,—平-S B 一 C 一 C ,一 CI CO( a )逻辑图( b )符号图 4.6.2 4.6.3 多位加法器多位加法器按运算方式可分为串行加法器 ...

林红, ‎周鑫霞, 2004

数字逻辑学习辅导/高等院校信息技术课程学习辅导丛书 - 第 28 页

故据比较器图 6 ·加法器加法器是计算机或其他数字系统中对二进制数据进行运算处理的组合逻辑构件。在数字系统中,加、减、乘、除及更复杂的算术运算,均利用加法完成,因此加法器是数字系统中最基本的运算单元。按进位信号产生的方法不同,可分为 ...

王春露, 2005

超大规模集成电路设计导论 - 第 128 页

图 6 · 2 为直接实现公式( 6 · 1 )和( 6 · 2 )的电路图,它共使用了 32 个晶体管图 6 · 2 单一位元力肪去器(三擒入 XOR )图 6 · 3 所示 ... 田 6 · 3 单一位元加法器(串联逻辑门) 2 ·进位链加法器一个订位加法器可由九个一位加法器串联构成,如图 6 · 4 所示。

蔡懿慈, ‎周强, 2005

逻辑设计与数字系统 - 第 141 页

2 ·逐位进位加法器利用全加器可构成多位二进制加法器,图 5 · 5 · 30 示出一个 4 位二进制加法电路。在这种加法电路中,擒人数据的各位 A 。一八, B 。~ B ,和 C 一,是并行加人的;相加结果的各位 S 。一 S ,叫技 G『图 5 · 5 · 29 全加器逻辑图 O。九 q 二叨 ...

刘宝琴, ‎王德生, ‎罗嵘, 2005

计算机组成原理复习指南与题解 - 第 62 页

( 1 )串行进位方式( 2 )并行进位方式[解]本题考查的知识点是并行加法器中进位信号的传递问题,要求区分出串行进位方式和并行进位方式的不同。加法器有串行和并行之分。在串行加法器中,只有一个全加器,数据逐位串行送入加法器进行运算;并行加法器 ...

李俊杰, ‎王丽新, 2005

电工电子技术基础教程 - 第 321 页

即用半加器 l 将 A 、 B 两个数相加,其和再与 CI 用半加器 2 相加所得的和为最终的和免半加器 1 的进位与半加器 2 的进位之和构成向高一位的进位 CO 。 3 ·超前进位加法器由图 9 · 4 · 27 可知,一位全加器的加法过程为(忽略或门运算时间) :半加器 1 相 ...

陈新龙, ‎胡国庆, 2006

用語«加法器»を含むニュース項目

国内外の報道機関が語った内容や、次のニュース項目の文脈から加法器という用語がどのように使われているかを調べてみましょう。

SRC推动后硅晶技术基准比较

我们已经有一系列传统的基准了——从NAND和NOR等标准的逻辑功能、加法器和乘法器等标准模块，以及像算术逻辑单元(ALU)等高层次功能，但我们现在希望扩展 ... «电子工程专辑, 9月 15»

半导体营收5年升3成因为有它；AMD分拆处理

我们已经有一系列传统的基准了——从NAND和NOR等标准的逻辑功能、加法器和乘法器等标准模组，以及像算术逻辑单元(ALU)等高层次功能，但我们现在希望扩展 ... «集微网, 9月 15»

DSP信号处理系统电路设计详解

它有4条地址总线、3条16位数据存储器总线和1条程序存储器总线，40位算术逻辑单元（AIU），一个17×17乘法器和一个40位专用加法器。8个辅助寄存器及一个软件 ... «光电新闻网, 7月 15»

基于DDS IP核及Nios II的可重构信号源设计

它将处理器、存储器、I/O接口、LVDS、CDR等系统设计需要的功能模块集成到一个 ... 相位寄存器可以将加法器在上一个时钟作用后产生的新相位数据反馈到加法器的 ... «电子产品世界, 5月 15»

Altera: FPGA集成硬核浮点DSP

通常一个单精度浮点加法器需要500个查找表(LUT)，单精度浮点要占用30%的LUT，指数和自然对数等更复杂的数学函数需要大约1000个LUT。因此随着DSP算法越 ... «电子产品世界, 4月 15»

基于DDS技术的波形发生器设计与仿真

DDS频率合成器具有频率分辨率高，输出频点多，可达2N个频点(假设DDS相位累加器 ... 频率累加器模块如图4所示，通过一个32位加法器跟32位寄存器构成频率累加 ... «电子产品世界, 4月 15»

利用Virtex-5 SXT 的高性能DSP 解决方案

早期的DSP 设计人员发现，可将一种可再编程的门海用于数字信号处理。如果把内置到FPGA 架构中的乘法器、加法器和累加单元结合起来，就可以利用大规模并行 ... «电子产品世界, 2月 15»

基于SoPC的FIR滤波器设计与实现

数字滤波(idgital filter)是由数字乘法器、加法器和延时单元组成的一种计算方法。其功能是对输入离散信号的数字代码进行运算处理，以达到改变信号频谱的目的。 «电子产品世界, 1月 15»

二维FIR滤波器的FPGA实现

二维有限长单位脉冲响应滤波器(2D—FIR)用于对二维信号的处理，如在通信领域 ... 而相同位数的实数乘法器与实数加法器相比会占更多的硬件资源，也会对电路性能 ... «电子产品世界, 1月 15»

基于SOPC的SPWM脉冲发生器的实现

文中利用DDS(直接数字式频率合成器)技术，产生正弦调制波，然后与三角载波比较 ... DDS系统的核心是相位累加器，它由一个加法器和一个相位寄存器组成，每来 ... «电子产品世界, 10月 14»