definição de 累加器 no dicionário chinês
Acumulador Em uma unidade aritmética, um registro que contém um operando ou resultado de uma operação aritmética ou lógica. Pode somar, subtrair, ler, deslocar, girar e complementar. É a parte principal da calculadora. 累加器 在运算器中,专门存放算术或逻辑运算的一个操作数和运算结果的寄存器。能进行加、减、读出、移位、循环移位和求补等操作。是运算器的主要部分。
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10 LIVROS EM CHINÊS RELACIONADOS COM «累加器»
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累加器 na seguinte seleção bibliográfica. Livros relacionados com
累加器 e pequenos extratos deles para contextualizar o seu uso na literatura.
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DSP控制器原理及其在运动控制系统中的应用 - 第 50 页
由于 CALU 可以实现布尔运算,从而用户可以用姐 4x 控制器进行位处理。一般而言, CALU 使用累加器来进行位移动和旋转。 CALU 有 2 个数据输入源,一个输入通常由 32 位累加器提供,另一个输入来自乘积定标移位器的输出或输入数据定标移位器的 ...
... 码冉·进制加法调整指令等,共有 8 种指令。分别叙述如下: ADD :将指定寻址的内容加上累加器内容,并将结果存入累加器中,此种运算会影响特殊功能寄存器 PSW ,请参阅前面的表 3 · 4 特殊功能寄存器,共有以下 4 种寻址法。指令格式指令说明 ADDA.
杨欣, 王玉凤, 刘湘黔. 1. ANL ANL A,Rn 将累加器的值与寄存器的值做 AND 判断,结果存回累加器 ANL A,direct |将累加器的值与直接地址的内容做 AND 运算,结果回送累加器 ANL ...
4
Effective Ruby中文版 | 寫出良好Ruby程式的48個具體做法(電子書):
物件,內含目的資料結構的起始值,也就是已知的累加器。每次叫用區塊會接收目前累加器的值,並且傳回新的累加器的值。在所有元素都已收合進入累加器,它最終的值會變成 reduce 的傳回值。示範 reduce 的必備範例就是加總 1 個陣列裡的數值。
5
8051入門--組合語言輕鬆學(第三版)(電子書): - 第 3-9 页
指令說明位元組機械週期 ANL A,Rn 暫存器 AND 至 A 累加器內 1 1 ANL A,direct 直接位址內容 AND 至 A 累加器內 2 1 ... 位址內容 OR 至 A 累加器內 1 1 ORL A,#data 8 位元資料 OR 至 A 累加器內 2 1 ORL direct,A A 累加器內容 OR 至直接位址內 ...
C54x 共有 7 种有效的数据寻址方式,包括立即寻址,绝对寻址,累加器寻址,直接寻址,间接寻址,存储器映像寄存器寻址,堆栈寻址。 1 ·立即寻址立即寻址的指令是双字节指令,第一个字节是操作码,第二个字节是立即操作数。因此,操作数就是放在程序存储区 ...
1 抽頭延遲線累加器可以採用多抽頭延遲線的辦法來實現視訊累加。延遲線總的延遲時間等於全部累加時間,抽頭時間間隔等於脈衝重複週期,每個抽頭輸出的信號經加權後相加形成^個脈衝之和。這種累加器又稱為滑窗式累加器,其優點是可以很方便地 ...
ORLA , di 订饱累加器"或"直接寻址单元炊"。邱' ·她"直接寻址单元"异或"立即数 3 · 3 · 4 控制转移类指令 MCS - 51 指令系统的控制转移类指令共有 17 条,主要功能是控制程序转移到新的 PC 地址上。这类指令用到的助记符有 10 种: ACM 』 L 、肘刀仟、 ...
在早期的计算机中,器件集成度低,运算器与控制器是两个相对独立的部件,各占一块到数块插件,甚至占一个到几个机柜。随着 LSI 和 VLSI 技术的 ... 随着计算机的发展,运算器结构从单累加器发展为多累加器,这就是通用寄存器结构。通用寄存器是一组 ...
表 5 - 3 增加的指令功能助记符操作码指针寄存器 PTR 加 1 指针寄存器 PTR 减 1 将 PTR 所指单元的内容送到累加器 A 将累加器 A 的内容送 fluPTR 所指单元将累加器 A 的内容送到 PTR 将 PTR 的内容送到累加器 A 将存储单元 R 的地址送到累加器 ...
10 NOTÍCIAS NAS QUAIS SE INCLUI O TERMO «累加器»
Conheça de que se fala nos meios de comunicação nacionais e internacionais e como se utiliza o termo
累加器 no contexto das seguintes notícias.
omega推出累加器和批量控制器
DPF60是基于微处理器的数字流速显示器与累加器的组合。它接受4 ~ 20 mA、0 ~ 20 mA、0 ~ 5V或1 ~ 5V的输入信号,且无需调节内部分压计,便可进行工程单位的 ... «中国工控网, set 15»
基于LEON3处理器和Speed协处理器的复杂SoC设计实现
本文就是介绍一款松耦合式可编程专用复杂SoC设计实现,选用LEON3处理器 ... 亿次浮点乘累加/秒;3)由160个实数浮点乘法累加运算器组成40个复数乘法累加器 ... «电子产品世界, mai 15»
Leon2微处理器IP核原理及应用
Leon2处理器的片上资源如下:分离的指令和数据Cache、硬件乘法器和除法器、 ... 个观察口寄存器、可配置乘法器、可选的16×16位MAC(40位累加器)、基2除法器。 «电子产品世界, mai 15»
基于DDS IP核及Nios II的可重构信号源设计
图中参考时钟由一个高稳定的晶体振荡器产生,来同步整个频率合成器的各个组成部分。相位累加器包含一个加法器和一个相位寄存器,每来一个时钟脉冲,加法器就 ... «电子产品世界, mai 15»
基于DDS的短波射频频率源设计与实现
根据相位累加器的输出,可以得到合成fout频率所对应的相位信息,相位幅度转化器可以把累加器输出的数字相位信息变换成相应的幅度值。这个数值以二进制的形式 ... «电子产品世界, abr 15»
Cadence发表第四代Tensilica HiF
Cadence Tensilica HiFi 4 DSP是高度最佳化的音效/语音处理器,专为高效率执行音效和语音解码器与前后制 ... 以72位元累加器支援每循环4个32x32位元乘数累加 ... «集微网, jan 15»
基于XC2V1000型FPGA的FIR抽取滤波器的设计
目前,抽取滤波器的实现方法有3种:单片通用数字滤波器集成电路、DSP和可编程 ... 如果加法器、乘法器和累加器在单个时钟内就能完成1次功能运算,那么只需1个 ... «电子产品世界, jan 15»
基于FPGA的简易频谱分析仪
由于单片机C8051 F121内部集成A/D转换器,能够有效测量自动增益控制AGC压 ... 设参考频率源频率为fclk,计数容量为2N的相位累加器(N为相位累加器的位数),若 ... «电子产品世界, out 14»
一款基于FPGA和DDS的数字调制信号发生器设计
摘要:为了提高数字调制信号发生器的频率准确度和稳定度,并使其相关技术参数 ... 图1所示为一个基本的DDS结构,主要由相位累加器(PD)、相位调制器、正弦查找 ... «电子产品世界, abr 14»
DSP与普通MCU的区别
而DSP处理器使用专门的硬件来实现单周期乘法。DSP处理器还增加了累加器寄存器来处理多个乘积的和。累加器寄存器通常比其他寄存器宽,增加称为结果bits的 ... «光电新闻网, set 13»